PCIe Gen6相比Gen5的新特性、优化点
PCIe Gen6相比Gen5的新特性、优化点
以下从物理层、数据链路层、系统实现及使用角度，归纳 PCI-Express Gen6 相比 Gen5 的新特性、优化点及使用上的变化。
1. 概述
• Gen5 → 32 GT/s NRZ，Gen6 → 64 GT/s PAM4。“符号率”倍增，实际每条 Lane 原始吞吐率翻倍。
• 向下兼容：Gen6 PHY 可向下回落至 Gen5/Gen4/…；协议栈（Transaction/Data Link 层）几乎无改动，对软件透明。
2. 物理层（PHY）新特性与优化
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PAM4 编码
- 每个时钟周期载入 4 个电平，1 symbol = 2 bit，有效率翻倍。
- 眼图更小，对抖动与噪声容限更严。
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前向纠错（FEC，Forward Error Correction）
- 必选：Type 1 RS-FEC，分组长度 128 symbols。
- 链路误码率（BER）门限由 10⁻²⁵ 放宽到 ≈10⁻⁶，FEC 修复后端到端 BER 达标。
- FEC block 引入≈15–20% 开销：64 GT/s×2 bit×(1–FECₒₕ) ≈100 Gb/s/Lane。
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信道均衡增强
- 更强的 CTLE（连续时限均衡）+ DFE（判决反馈均衡）。
- 自适应均衡系数在 Link Training 中协商；支持更多 Tap 数。
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链路训练协议（LTSSM）扩展
- 引入新的 Training Sequence（TS3’, TS4’）针对 PAM4、FEC 调优。
- Negotiation 里增添 FEC Enable、PAM4 Capable 等标志位。
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抖动与眼图规范升级
- 对垂直/水平抖动容限、双端共模滤波、串扰（crosstalk）有更严格要求。
- 板级 PCB 路径长度、过孔、走线差分对间距更敏感。
3. 数据链路层与协议层
• FEC 与重传逻辑协同
- 当 FEC 纠错能力不足时，仍可转入 Replay 机制。
• 链路状态寄存器扩展 - 链路能力（Link Capabilities）增加“支持 PAM4/FEC”位；Link Status 里新增 FEC active 状态。
• 事务层／软件层几乎无改动 - 仍使用 128b/130b scrambling、Ordered Set、TS1/TS2 等；对上层不暴露新的格式。
4. 性能与延迟
• 带宽
– Raw：Gen6 64 GT/s × 2 bit = 128 Gb/s/Lane
– Net≈100 Gb/s/Lane（扣除 FEC & 8b/10b 之类开销）
– ×16 ≈1.6 Tb/s，两倍于 Gen5 ≈0.8 Tb/s。
• 延迟
– FEC 编码/解码引入≈20–30 ns 端侧处理延迟；但更高级均衡与更低错误重传，整体端到端延迟持平或略优。
5. 硬件实现与生态影响
- PCB 与通道设计更严格
- 更短差分对、减少回波、控制串扰。
- Retimer/Redriver 升级
- 必须支持 PAM4；增加 FEC block。
- PHY IP 与 SerDes IP
- Codecs 更复杂，功耗略增；需更丰富的调试寄存器。
- 仿真与测试
- 测试设备（示波器、BERT）需支持 PAM4 眼图。
6. 在 PCIe 使用上的变化
- 向下兼容透明
- BIOS/固件对新 Capabilities bit 做标记；未更新的系统可回落至 Gen5。
- 固件与驱动
- 在链路初始化（LTSSM）阶段需支持新的 Training Sequence；驱动通常只需识别并配置 FEC Enable bit。
- 调试与调校
- 信号完整性工具需 PAM4 探头；要验证校准系数、FEC 纠错状态。
- 电源与散热
- PAM4 PHY 功耗较 NRZ 增大，需要更好的电源和散热设计。
7. 典型应用场景
• 高性能计算、数据中心互连、AI/机器学习加速卡，尤其需要 > 1 TB/s 带宽场合。
• 固定机架内短距离（up to 1 m）背板或直通线缆，满足更苛刻的信道。
8. 小结
PCIe Gen6 在物理层向 PAM4＋FEC 转型，实现了端到端带宽翻倍，并通过更先进的均衡和误码控制保证信号完整性。对上层协议与软件透明，依然沿用既有事务／数据链路层定义，但在硬件、板级设计、仿真测试、固件初始化上都提出了更高要求。