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TestBench激励与待测

news 2025/5/5 9:23:46

TestBench激励与待测

- ✅ 一、TestBench 的作用
- ✅ 二、例化的目的
- ✅ 三、TestBench 中的信号类型选择
- - 🟢 输入端口（input） → 在 TestBench 中声明为 `reg`
  - 🟡 输出端口（output）→ 在 TestBench 中声明为 `wire`
- ✅ 四、例化方式示例
- ✅ 五、总结
- ✅ 六、附加建议

你的这段内容描述了在 Verilog 或 SystemVerilog 中编写 TestBench（测试平台）时，如何正确地对待测模块（DUT, Design Under Test）进行例化。下面我将对你的理解做一个系统的梳理和补充说明：

✅ 一、TestBench 的作用

TestBench 是用于验证设计功能是否正确的仿真环境，它不参与综合，仅用于仿真。

包括：
- 待测模块（DUT）的例化
- 激励信号的生成（输入）
- 输出信号的监测与比对
- 有时包括自动检查机制

✅ 二、例化的目的

你提到的非常正确：

“例化的目的就是把待测试设计和 TestBench 进行对接。”

通过例化，TestBench 可以向 DUT 提供输入激励，并观察其输出响应。

✅ 三、TestBench 中的信号类型选择

🟢 输入端口（input） → 在 TestBench 中声明为 `reg`

因为这些信号是由 TestBench 驱动的，需要赋值或产生激励波形，所以必须是 reg 类型。

例如：

reg clk;
reg rst_n;
reg [7:0] data_in;

🟡 输出端口（output）→ 在 TestBench 中声明为 `wire`

因为这些信号是由 DUT 驱动的，TestBench 只能观测，不能赋值，因此使用 wire 类型。

例如：

wire [7:0] data_out;
wire valid;

✅ 四、例化方式示例

假设有一个名为 my_module 的模块定义如下：

module my_module (input      clk,input      rst_n,input [7:0] data_in,output reg [7:0] data_out,output wire valid
);
...
endmodule

那么 TestBench 中的例化应如下所示：

module tb_my_module;// 声明与 DUT 接口对应的信号reg        clk;reg        rst_n;reg  [7:0] data_in;wire [7:0] data_out;wire       valid;// 实例化 DUTmy_module uut (.clk     (clk),.rst_n   (rst_n),.data_in (data_in),.data_out(data_out),.valid   (valid));// 激励生成部分initial beginclk = 0;rst_n = 0;#10 rst_n = 1;data_in = 8'h55;#20 data_in = 8'haa;#100 $finish;end// 时钟生成always #5 clk = ~clk;// 监控输出initial begin$monitor("Time=%0t: data_out=%h, valid=%b", $time, data_out, valid);endendmodule