【硬件测试】基于FPGA的16PSK+卷积编码Viterbi译码硬件片内测试,包含帧同步,信道,误码统计,可设置SNR
目录
1.引言
2.FPGA硬件片内测试效果
3.算法涉及理论知识概要
3.1 16PSK调制原理
3.2 帧同步
3.3 卷积编码，维特比译码
4.Verilog程序接口
5.开发板使用说明和如何移植不同的开发板
6.参考文献
7.完整算法代码文件获得
1.引言
基于FPGA的16PSK+卷积编码Viterbi译码通信系统开发,包含帧同步,高斯信道,误码统计,可设置SNR。系统包括16PSK调制模块，16PSK解调模块，217卷积编码模块，维特比译码模块，AWGN信道模块，误码统计模块，帧同步模块，数据源模块等。
2.FPGA硬件片内测试效果
本文是之前写的文章:
基于FPGA的16PSK+卷积编码Viterbi译码通信系统,包含帧同步,信道,误码统计,可设置SNR-CSDN博客
的硬件测试版本。
在系统在仿真版本基础上增加了ila在线数据采集模块，vio在线SNR设置模块，数据源模块。硬件ila测试结果如下：（完整代码运行后无水印）：
vivado2022.2测试
设置SNR=30db
设置SNR=20db
设置SNR=15db
3.算法涉及理论知识概要
整体系统结构如下所示：
3.1 16PSK调制原理
十六进制相位移键控（16PSK, 16-Phase Shift Keying）是一种数字调制技术，它通过改变载波相位来传输信息。16PSK能够在一个符号时间内传输4比特的信息，因此在高速数据传输中得到了广泛应用。
16PSK是一种相位调制技术，其中载波信号的相位根据要传输的信息发生改变。在16PSK中，一个符号可以表示4比特的信息，即每个符号有16种不同的相位状态。在16PSK中，每个符号可以表示16种不同的相位状态，这16个状态均匀分布在单位圆上，形成一个16点的星座图。每个符号对应于4比特的信息，即：
首先，需要将要传输的比特流转换成16个相位状态之一。假设信息比特序列为{bi}，则将每4比特映射到一个相位状态上。映射规则如下：
16PSK的解调过程主要包括匹配滤波和决策两个步骤。
3.2 帧同步
在数字通信中，信息通常是以帧为单位进行组织和传输的。帧同步的目的是确定每一帧的起始位置，以便接收端能够正确地解调出每帧中的数据。
设发送的帧结构为：帧同步码 + 信息码元序列 。帧同步码是具有特定规律的码序列，用于接收端识别帧的起始。
帧同步的过程就是在接收序列中寻找与帧同步码匹配的位置，一旦找到匹配位置，就确定了帧的起始位置，后续的码元就可以按照帧结构进行正确的划分和处理。
3.3 卷积编码，维特比译码
卷积编码是一种前向纠错编码方式，特别适用于无线通信和其他信道条件恶劣的应用场景。它主要通过卷积算子将信息序列映射成冗余度更高的码字序列。典型的卷积编码器由两个移位寄存器和一个加法器构成，遵循一定的生成多项式进行编码。
设信息序列是 u(n)，卷积编码器的两个生成多项式为 G1(D) 和 G2(D)，则编码输出v(n) 可以表示为：
v(n)=u(n)G1(D)+u(n−1)G2(D)+…
此处D 是延迟算子，实际表达形式取决于具体选择的生成多项式阶数及系数。
维特比译码是用于最大似然序列估计的一种动态规划算法，广泛应用于卷积编码以及其他序列编码的译码过程中。在卷积编码中，维特比译码器通过构造一棵称为“状态转移图”或“trellis”的树状结构来寻找最有可能的原始信息序列路径。
4.Verilog程序接口
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 2025/08/16 14:59:12
// Design Name:
// Module Name: tops_hdw
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////module tops_hdw(input i_clk,
input i_rst,
output reg [3:0] led
);//产生模拟测试数据
wire signed[1:0]o_en;
wire o_msg;
wire dat_clk;
wire dat_2clk;
signal signal_u(
.i_clk (i_clk),
.i_rst (~i_rst),
.o_en(o_en),
.o_bits(o_msg),
.dat_clk(dat_clk),
.dat_2clk(dat_2clk)
);//设置SNR
wire signed[7:0]o_SNR;
vio_0 your_instance_name (.clk(i_clk), // input wire clk.probe_out0(o_SNR) // output wire [7 : 0] probe_out0
);wire [1:0]o_enc;
wire o_encs;
wire[3:0]o_ISET;
wire signed[15:0]o_I16PSK;
wire signed[15:0]o_Q16PSK;
wire signed[15:0]o_I16PSKs;
wire signed[15:0]o_Q16PSKs;
wire signed[31:0]o_mod_T;
wire signed[15:0]o_Nmod_T;
wire signed[31:0]o_modc_R;
wire signed[31:0]o_mods_R;
wire signed[31:0]o_Ifir_R;
wire signed[31:0]o_Qfir_R;
wire [3:0]o_wbits;
wire o_bits;
wire [1:0]o_bits_head;
wire [15:0]o_peak;
wire o_en_data;
wire o_en_pn;
wire o_frame_start;
wire o_dec_enable;
wire o_dec;
wire signed[31:0]o_error_num;
wire signed[31:0]o_total_num;
wire o_clk_3div;
TOPS_16PSK TOPS_16PSK_u(
.i_clk (i_clk),
.i_clkdx (dat_clk),
.i_clkd2x (dat_2clk),
.i_rst (~i_rst),
.i_SNR (o_SNR),
.i_en (o_en),
.i_dat (o_msg),
.o_enc (o_enc),
.o_encs (o_encs),
.o_ISET (o_ISET),
.o_I16PSK (o_I16PSK),
.o_Q16PSK (o_Q16PSK),
.o_I16PSKs (o_I16PSKs),
.o_Q16PSKs (o_Q16PSKs),
.o_mod_T (o_mod_T),
.o_Nmod_T (o_Nmod_T),.o_modc_R (o_modc_R),
.o_mods_R (o_mods_R),
.o_Ifir_R (o_Ifir_R),
.o_Qfir_R (o_Qfir_R),
.o_wbits (o_wbits),
.o_bits (o_bits),
.o_bits_head (o_bits_head),
.o_peak (o_peak),
.o_en_data (o_en_data),
.o_en_pn (o_en_pn),
.o_frame_start(o_frame_start),
.o_dec_enable (o_dec_enable),
.o_dec (o_dec),
.o_error_num (o_error_num),
.o_total_num (o_total_num)
);//ila篇内测试分析模块140
//ila篇内测试分析模块140
ila_0 ila_u (.clk(i_clk), // input wire clk.probe0({ o_msg,o_SNR,o_I16PSKs[15:8],//20o_Nmod_T[15:4],o_Ifir_R[29:10],o_wbits,//40o_error_num[15:0],o_total_num[19:0],//40//28o_en_pn,o_en_data,o_peak,//8o_dec_enable,o_dec,o_bits,o_bits_head})); endmodule
0sj2_089m5.开发板使用说明和如何移植不同的开发板
注意：硬件片内测试是指发射接收均在一个板子内完成，因此不需要定时同步模块。
在本课题中，使用的开发板是：
如果你的开发板和我的不一样，可以参考代码包中的程序移植方法进行移植：
6.参考文献
[1]柯熙政,陈丹,答盼.16PSK系统仿真及误码率性能分析[J].激光杂志, 2010(1):3.DOI:10.3969/j.issn.0253-2743.2010.01.017.
7.完整算法代码文件获得
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