信号完整性简介第二篇

3.4 串扰的产生和预防

3.4.1 串扰的产生

如前章内容所述，当高速信号沿着PCB上的导线进行传输时，实际上是按照电磁波的方式在传播，即在整个传输路径上，能量存在于随时间交替变化的电场和磁场中。然而实际上，按照目前的PCB工艺设计技术，电磁场能量并不限制在传播导线内，有相当一部分的电磁场能量存在在导线之外。所以，如果附近有其他导体或者PCB线路，当高速信号沿着某一根导线传播时，其电场和磁场将会通过某种方式耦合（影响）到其他导体线路内。当这种耦合的电场强度达到一定量时，就会使邻近线路产生无法预期的信号，这样就导致了串扰。在对串扰进行分析时，通常把主动产生信号的信号源和导体称为“入侵者”，即Aggressor；把被耦合进信号的导体称为“受害者”，即Victim。

需要注意的是，串扰不仅仅对受害者产生危害，当耦合现象比较严重时，实质上也改变了入侵者的传输路径的阻抗特性，从而也会对源信号的传输质量产生影响。这是大多数工程师经常忽略的地方。

串扰不仅仅发生在相邻的两个PCB导线之间，既然由于电磁场耦合引起的，那么能够发生耦合的任何形式的两个导体之间都能够产生串扰，比如，芯片内部的布线、接插件的管脚阵列及连接接插件的排线电缆。这里我们通过简单的PCB双线耦合模型来说明串扰产生的机理和特性，以及针对这些现象，如何消除或者减小串扰的危害。该部分的分析方法同样适用于其他耦合类型。

既然串扰是由于变化的电磁场通过耦合的方式引起的，那么必然就有两种串扰耦合模型，如图3-26所示。
• 感性串扰，Inductive Cross Talk；

• 容性串扰，Capacitive Cross Talk。

在双线耦合模型中，感性串扰比较简单，容易理解。参照图3-27所示，当入侵者Line1上的驱动电流沿着导线传播时，其磁场的变化会引起相邻导体Line2上的反向磁场变化，从而在Line2上感应出的和Line1上方向相反的耦合电流I_m。不论Line1上的信号前沿传输到什么位置，在Line2上的感应电流I_m的性质都不会改变。

 容性串扰是由两个导体之间的耦合电容引入的。当入侵者Line1上的电压发生变化时，Line1上传输一个上升沿信号，该上升沿信号经过每个等效耦合电容，都会在等效电容上引起耦合电流ICm=Cm·dV/dt。而该耦合电流通过耦合电容到达受害者Line2时，对于该电流而言，是向相反的两个传输介质，一个是近端NearEnd方向，一个是远端FarEnd方向。近端和远端的定义虽然是指定受害者的位置，但它是相对于入侵者来讲的，靠近入侵者信号源的那端定义为受害者的近端，相反的另一端则定义为远端，这样就会分成两个部分ICm=Cm·dV/dt=ICm,n+ICm,f。

从感性串扰和容性串扰作用于Line2的实际效果上，又分为两种：近端串扰NearEnd和远端串扰FarEnd（在有些资料中，有时称近端串扰为后向串扰，称远端串扰为前向串扰，请注意对照）。从上述的分析来看，近端串扰是由ICm,n和ILm叠加的结果，由于极性相同，会造成串扰信号的增强；而远端串扰是由ICm,f和ILm叠加的结果，由于极性相反，因而会造成串扰信号的减弱。

增强和减弱的程度这里只能做定性的分析，具体效果要由耦合程度决定；因此，在做实际的仿真之前，是没有办法估计出具体大小的。而一般，设计者通常会在远端负载做匹配设计，却很少做源端匹配。这样，比较弱的远端串扰会被进一步吸收，而比较强的近端串扰却会产生反射，从而进一步影响受害者远端所发出的原始信号。这种定性分析可以告诉我们，近端串扰的危害要比远端串扰的危害大。如图3-28所示是近端串扰和远端串扰的传输叠加示意图。

从时延角度看，远端串扰随着入侵信号到达终点而结束，然而这时近端串扰却正沿着相反的方向向前传播，传播的时延正于受害者Line2的长度。这样，近端串扰总的存在时间从入侵者信号在Line1上开始，到最后一个串扰信号返回Line2的近端结束。因此，近端串扰信号总的存在时间应该是入侵信号在Line1上的时延和串扰信号在Line2上的时延的总和。

通常，入侵者Line1和受害者Line2的长度是几乎相等的，因此，近端串扰存在的时间几乎是远端串扰存在时间的两倍。也正因为近端串扰存在的时间长久，它很可能会影响受害者发出的下一个脉冲信号。所以，从时延的角度看，近端串扰对信号质量的影响也更大一些。如果Line2上的阻抗连续性做得不好，那么由于远端串扰随着驱动信号传向终端的过程中，会不断地发生反射，从而加剧破坏源端信号质量。

3.4.2 串扰的预防与消除

在上一节的讨论中，我们定性地分析了串扰产生的原理和影响。分析问题是为了解决问题，从实践的观点出发，最重要的问题是如何去除高速电路设计中产生的串扰。

串扰在高速高密度的PCB设计中普遍存在，串扰对系统的影响一般都是负面的。为减少串扰，最基本的就是让干扰源网络与被干扰网络之间的耦合越小越好。在高密度复杂PCB设计中完全消除串扰是不可能的，但在系统设计中设计者应该在考虑不影响系统其他性能的情况下，选择适当的方法来力求串扰最小。结合上面的分析，解决串扰问题主要从以下几个方面考虑。

• 尽量使系统中每条传输线的整个路径都有连续一致的参考平面，保证每条传输线的传输特性是可以预见并可控的，这样就可以利用各种方式和手段来改善信号传输质量，减小传输线之外的能量辐射。

• 尽量使有可能成为一对入侵者和受害者的传输线具有相同参考平面和回流路径，这样可以保证其串扰如我们前面分析的一样，是可预见的，并且由于入侵者和受害者具有对称的几何参量，因此能够最大程度上减小前向串扰的危害。

• 改变影响耦合的几何参量，例如，耦合线路长度、线路之间的耦合距离，也即改变耦合电感和耦合电容。同时，改变耦合线路的长度，还从时延的角度消除了近端串扰的危害。
● 在满足高速信号的完整性质量的前提下，利用近端和远端阻抗匹配技术，减弱或者消除串扰信号强度。
● 增大信号上升沿或下降沿时间，通过减小入侵信号中高频分量的电磁场强度来减弱串扰。
● 在布线空间允许的条件下，在串扰较严重的线之间插入地线，可以起到隔离作用，有效地减小感性和容性串扰。
● 通过排线和接插件连接的信号，在速率要求不是很高的前提下，可以在排线和接插件与 PCB 的连接点处，接一个小电容来减小串扰。实质上，这是减缓信号的上升沿和下降沿时间的一个应用方式。
以上几种减小串扰危害的方式都各有利弊。通过减小线路耦合长度的方式可以有效减小串扰。但请注意，这里指的是有效的耦合长度，它并不等于从源端到负载的总布线长度。通常，对于位于同一布线层的信号，按照一般的 3W 原则，如果两导线之间的间距大于线宽 3 倍以上，可以忽略耦合影响，因此在设计中要特别注意间距小于 3W 的耦合长度。对于不同但是相邻的布线层，一般会采用在 X 和 Y 两个正交的方向上布线，来有效减小耦合长度。另外一个合理的方法是扩大耦合线路间的距离。几乎在所有情况下，充分分离耦合线路能够大大降低串扰。然而，随着现代电子系统设计复杂度的增加，器件数目和互连网络的增加，使得通过增大线间距来减小耦合的方法并不容易实现。
匹配技术的使用，能够有效减小串扰信号的影响，但是同时这必然会增加设计成本和实现难度。另外，从电磁场角度看，既然串扰信号是由于电磁耦合引起的，那么减小入侵信号中高频分量的电磁场强度，必然能够减小耦合信号的强度。因此，在系统时序许可的前提下，通过增大入侵信号的上升沿或下降沿时间，也就是使用比较平缓的驱动电路，这也是有效减小耦合串扰的方法。然而，有时当系统设计者选择了某种芯片之后，我们却没有能力来改变该芯片的驱动模型。因此，这种方法受到具体应用的限制。
除了以上介绍的几种明显的改善耦合串扰的方法，还可以通过仔细设计 PCB 的叠层结构来降低串扰。而这种方法，常常被设计者忽略。通过合理地选择信号布线层的分布，比如，将高频布线层布置在电源和底层中间，使得高频信号的电磁场被抑制在两层的空间之内，可以有效地防止这些信号对其他信号的串扰，同时，这也是有效减小系统 EMI 的一种方法。

3.5 电源完整性分析

在以上的关于信号完整性的分析中，我们讨论了反射、串扰，以及信号连接方式等问题，然而，这些问题的讨论都是建立在理想的电源完整性的基础之上的。在本节中，我们首先将讨论电源处于非理想状态下对电子系统带来的各种问题。然后，作者根据实际的设计经验和体会，提出了在高速系统中解决电源完整性问题的设计方法。最后，对于和电源完整性密切相关的同步开关噪声 SSN（Simultaneously Switching Noise）问题进行了讨论。

电源/地噪声在今天的高速设计中通常占据 5%以上的噪声预算。由于电源/地分布系统的复杂性使得其成为了 SI 分析中一种最难建模的电磁效应。

在芯片封装和印制电路板中，电源/地平面和连接过孔形成了电源分布系统。大黑器件（Core-logic，Off-chip drivers）同时开关所需要的瞬时电流，会引起电源和地平面上的电压波动，我们称之为 SSN，或者 Delta-I 噪声，或者电源/地噪声。由于电源/地系统提供的理想回路路径，SSN 将减慢信号传输速度，甚至严重破坏信号传输逻辑。耦合到其他静态信号网络上，将引起逻辑错误或者打乱锁存的数据，也可能引起数据混合电路的共模噪声，并且会增加谐振点上的辐射。

在今天 IC 转换速度不断提高和 I/O 数量增多的情况下，采用新技术的封装可以达到 200ps 的转换时间，吸取多达 20A 的电流，SSN 随着这种趋势的发展显著增加。同时，随着封装设计工程师尝试采用降低工作电压来解决散热问题，SSN 更容易影响器件性能的可靠性。为了应对这种挑战，封装结构中的电源/地平面的电气属性就需要精确的建模了。

如同前 SI 概念分析部分讨论的，电源/地平面也是分布电路，需要对电源/地进行适当的建模以进一步分析。电源/地平面之间的 SSN 的物理行为，本质上说是一种电磁现象。为了精确仿真 SSN、波传输、辐射、边缘辐射、过孔耦合和封装谐振等，都需要精确的考虑。

在许多文章中，等效电感用来建模电源/地平面的电气属性，但等效电感模型仅仅在有限的低频段内是有效的，并没有考虑结构内部波传输情况和结构本身的谐振，不适合精确建模高速封装结构。导线天线模型，用 MOM 法来计算导线上的电流，是另外一种精确建模电源/地的方法，这种方法可以考虑波传输和过孔干扰，但是对于复杂结构的时域仿真，它要求非常长的计算时间。

从精确的真和工程实施性角度综合考虑，流行的 2D 电容/电感网格模型曾被许多公司用在电路仿真器中来建模电源和地平面，如图 3-29 所示。采用这种方法，导体平面被分为许多小单元，每一个元素通过单位等效电容和电感来建模，这样做最大的好处是能进行它的瞬时 SPICE 类电路仿真，但是由于电源/地平面本身复杂结构特性，它同样需要非常长的仿真计算时间和很大的存储空间。

注：读者会经常在外文资料中看到关于电源完整性的论述中出现 Rail-Collapse 一词，有很多读者不是非常明白其含义，作者也经常被问到同样的问题，Rail-Collapse 一词的使用有其历史原因。在早期的电路系统中，电源的设计不像今天这样用整个导电平面构成的，而一直用非常粗的，明显区别于信号线宽度的线轨（Rail），在每个布线层穿插于各个器件之间，来分布电源和地。这样当瞬间电流过大，或者由于过热会烧断线轨，或者由于导线上的电阻使得经过线轨到达负载的电压急剧下降，从实际效果上看，就像实际上的“轨道坍塌”（Rail Collapse）一样，没有起到输送电流的作用，因此把这种早期的电源完整性问题叫做 Rail-Collapse。

3.5.1 电源系统设计目标

在电子系统中，电源子系统应该为所有器件提供稳定的电压参考，和足够的驱动电流。为了达到该目的，电源系统和功能电路之间应该是低阻抗的接地连接和低阻抗的电源连接，使得电源、功能器件和地之间形成一个统一的低交流阻抗通路。如图 3-30 所示，对于一个理想的电源系统，其阻抗为零，在平面任何一点的电位，即从供电电源芯片到电源平面到负载芯片都保持恒定。

然而，实际上电源并非理想的。首先，电源供电也并不像我们所想象的那样，是个恒定的，电源的供电电压（包括地平面信号）和其他信号一样，也都不是理想的恒定值，如图 3-31 和图 3-32 所示。

在研究了信号本身的信号完整性之后，有必要对电源的完整性进行研究。其次，电源平面和其他任何一种导体一样，都具有寄生电容、电感和等效阻抗，因此电源平面仅能在有限功率和瞬态反应的情况下提供稳定电源，并且这种情况随着电子技术的发展而日益严峻。

芯片供电电压持续下降，从 20 世纪 90 年代流行的 5V，3.3V 单一供电电压发展到现在芯片的多电压供电，大规模芯片的 I/O 供电电压为 3.3V，2.5V，1.8V 和 1.5V，而芯片的核电压一般为 1.5V，1.2V，甚至 1.0V 左右。在这种情况下，系统工作的稳定性对于电源供电的纹波要求越来越严格，同时，随着半导体工艺尺寸缩小，单位面积内集成的器件数目也越来越多，而芯片的工作速度也大幅度提高，迫使 I/O 驱动器件的转换速度，也就是上升沿和下降沿的时间越来越短，这样在单位时间内，功能器件所需的供电电流也越来越大。

因此，电源系统的电压变化（Power Supply Drop）对于系统性能是致命的，它会直接导致一系列的问题。
● 驱动器件的切换时间变差，信号上升沿和下降沿时间变缓，导致整个系统的时序关系发生混乱；
● 由于电源上的噪声，会直接会导致系统中抗噪性变差，信号采样错误；
● 高频大电流导致其模辐射，甚至导致系统 EMI 测试失败，不能成为规范产品。

电源噪声的产生在很大程度上归结于非理想的电源分配系统（Power Distribution System，PDS）。所谓电源分配系统，其作用就是给系统内的所有器件提供足够的电流，这些器件不但需要足够的功率消耗，同时对电源的平稳性也有一定的要求。大部分数字电路器件对电源波动的要求在正常电压的±5%范围之内。电源之所以波动，是因为实际的电源平面总是存在着阻抗，这样，在瞬间电流通过的时候，就会产生一定的电压降和电压摆动。为了保证每个器件始终都能得到正常的电源供应，就需要对电源的阻抗进行控制，也就是尽可能降低其阻抗。对于电源系统的设计，唯一的目的就是能够在有限的反应时间内，以恒定的电压值向负载提供足够的驱动电流。因此，保证足够低的电源阻抗，是达到这个目的的唯一方法。电源系统的特征阻抗定义为：

电源目标阻抗Z = 最大允许的纹波电压 / 瞬时动态电流

举例来讲，在一个 3.3V 的供电系统中，要求纹波 5%，瞬间输出电流为 10A，那么该电源系统的目标阻抗为：

Z电源目标阻抗 = 最大允许的纹波电压 / 瞬时动态电流 = 3.3V×5% / 10A = 16.5mΩ

而根据业界统计数据，随着工艺技术的发展，供电电压持续下降，芯片的封装规模越来越大，因此对电源稳定性要求越来越高，要求的电源纹波变得更小，目前在电子系统内，对于电源系统整体的供电阻抗要求小于 0.001Ω。如图 3-33 所示是近年来在电子系统中的电源阻抗变化趋势。

3.5.2 电源系统设计方法

虽然看起来，一个完美的电源系统设计要求很简单，就是要求尽可能低的电源阻抗。然而，事实上设计一个实用的电源供电系统，需要考虑的事情，并非如一个公式看起来那么简单。
1. 随着时钟和数据信号频率的增高及越来越高密度的芯片封装，当驱动器件的状态发生快速翻转时，需要供电电源在短时间内以稳定的电压提供足够的驱动电流（注意：我们讨论的是高速信号系统，因此要时刻注意信号回路的设计。虽然我们一直说信号驱动时的状态对于电源供电系统的要求，但是，要求在高速系统中，同样适用信号的回路。也就是说，对于高速电源系统，我们讨论的是同时对于电源和地的要求)，这是设计电源系统的第一个要求，低阻抗。
2. 由于电源系统要对多种功能芯片供电，并且这些芯片工作在多个时钟频率下，通过电源分配系统的纹波噪声随频率的变化而变化，那么电源的稳定性就要求适应很宽的频率范围，这也就相应地要求电源分配阻抗必须在一个很宽的频率范围内加以控制。
3. 由于电源分布在整个电子系统中，并且通过 PCB 布线和很多功能器件相连，因此电源系统具有复杂的寄生电容和电感。因此，电源系统的阻抗和频率相关，在某些特定的频率下会发生谐振，并引起共模 EMI 问题。
因此，设计一个在各频率下都能够提供尽可能低的阻抗的电源系统，是电源供电系统的设计目标。考虑到寄生参数的影响，整个电源供电系统的实际模型如图 3-34 所示，请注意和理想电路模型图 3-30 的区别。

按照这个模型，如图中的细线所示，我们要设计的是从电源到 PCB 电源布线，再到电源负载，并且从负载再回到电源的整个电源通路上，尽可能小的。总的目标阻抗。然而，由于现代系统的复杂性，在实际工作中设计出这样一个适用于系统各个部分的、总的电源阻抗是不可行的。为了解决这个问题，我们进一步把该电源模型分为三个部分。
● 电源子系统；
● PCB 叠层和布线子系统；
● 电源负载（也即功能器件）子系统。

按照这样的分类，我们的设计目标，不再是设计在这三个系统中统一适用的目标阻抗，而是分别为这三个系统设计出适合各子系统具体情况的电源目标阻抗。

其基本思想是把对电源的需求，从全局性变成局部性。实现这种把电源的需求从全局性变成局部性需求的器件，就是我们熟知的电容。Decoupling（Bypass）去耦电容的作用是提供局部范围内的瞬态响应。因此，它能有效改善局部区域内电源的瞬态反应能力（本书作者建议，在 PI 分析环境中，Decoupling 和 Bypass 是同等含义，而在高速信号去耦和滤波功能中，使用 Decoupling 较为合适）。关于电容特性的分析和选择，我们将在电源完整性的实例设计分析一节中详细说明。

试想一下，在图 3-34 中，如果没有 Bulk Decoupling 和 Chip Decoupling 这两类电容存在，那么位于作为电源负载的所有功能器件，其状态发生变化的时候，所有对电源的需求，将直接并唯一依赖于电源的反应，这样我们就回到了原来的难题，不得不为整个系统寻找一个适应范围非常大的电源阻抗。

电源层本身的阻抗还是不能满足设计的要求，需要考虑的问题还很多，比如，芯片封装中的电源管脚，连接器的接口，以及高频下的谐振现象等，这些都可能会造成电源阻抗的显著增加。解决这些问题的最简单也最有效的方法就是：在上述的三个子系统内大量使用去耦电容，使得全局性设计问题简化为局部性设计问题。在正确的设计方法的基础之上，电源完整性设计的重点即在如何合理地选择和放置这些电容。凭借仿真分析软件的协助，可以快速决定摆放电容的位置、容值与数量，找到电源完整性的设计方案。而所有这些问题的解决都直接依赖于对电容特性的理解和使用。因此，对于电源完整性的设计，必须从对电容的深刻理解入手。

3.5.3 电容的理解

众所周知，采用电容去耦是解决电源噪声问题的主要方法。这种方法对提高瞬态电流的响应速度，降低电源分配系统的阻抗都非常有效。因此，理解电容的工作原理对设计好电源系统具有重要的作用。

如图 3-34 所示，是电容在实际电路中使用的等效模型。当负载电流不变时，其电流由稳压电源部分提供，即图中细线所示的电流流动方向。此时电容两端电压与负载两端电压一致，电容两端存储一定数量的电荷，其电荷数量和电容本身的容量有关。当负载电流发生瞬态变化时，供电系统必须在极短的时间内为负载芯片提供足够的电流，但是稳压电源模块是无法快速响应负载电流的变化的。因此，负载芯片电压会降低，而也正是由于负载的电压发生瞬间变化，使得位于负载芯片周围电容上的电压也发生了变化。对于电容来说电压变化必然产生电流，此时电容对负载放电，其电流大小由电容公式决定：

Ic = C dv/dt

从公式中可以看出，只要电容量 C 足够大，既使很小的电压变化，电容也可以提供足够大的电流，满足负载瞬态电流的要求。这样就保证了负载芯片电压在容许的范围内变化。电容在这里所表现的功能是大家所熟悉的，即电容作为储能元件，在负载需要的时候释放能量，储能电容的存在使负载快速动作消耗的能量得到及时补充，因此保证了负载两端电压不至于有太大变化，此时电容担负的是局部供电电源的角色。
从储能的角度来理解电源去耦，非常直观易懂，但是对于设计高速稳定的电源分配系统，需要更加全面地了解电容特性。理想电容在实际中是不存在的，由于制造和封装的现实条件，电容中必定会存在等效电感 ESL 和等效电阻 ESR，如图 3-35 所示。这些等效参数，在频率较低的情况下，表现不是十分明显，通常可以忽略。但是对于高速电源分配系统而言，这些参数在高频下的作用比较显著，因此，为正确使用电容进行电源系统设计，需要进一步了解包含了所有物理参数在内的实际电容的频率特性。存在于电路中实际的电容器件所表现的应该是如图 3-35 所示的模型。

对于如图 3-35 所示的电容模型，其实际的阻抗为：

Zc = ESR + j ω·ESL - j 1/(ω·C)

● 当频率比较低时，可以忽略 j ω·ESL，此时电容表现出容性阻抗；
● 当频率比较高时，可以忽略 -j 1/(ω·C)，电容表现出感性阻抗。因此，在高频电路中，电容器件实际上是“电感”器件；
● 而当 j ω·ESL = -j 1/(ω·C) = 0 时，电容表现出纯阻性，而此时的阻抗最小。
该频率点就是电容的自谐振频率。

电容阻抗特性随频率变化的曲线，如图 3-36 所示。从图中可以看出，自谐振频率点是区分电容是容性还是感性的分界点，高于谐振频率时，电容器不再是容性器件，去耦作用将下降，而在谐振点附近电容的去耦作用最明显。因此，实际电容器件都有一定的工作频率范围，只有在其工作频率范围内，电容才具有很好的去耦作用，使用电容进行电源去耦时要特别关注这一点。寄生电感（等效串联电感）是电容器件在高于自谐振频率点之后去耦功能被消弱的根本原因。在实际的应用中，尤其要控制电容的寄生电感。

电容的自谐振频率值取决于它的电容值及等效串联电感值，使用时可查看相关器件手册，了解相关参数，确定电容的有效去耦频率范围。表 3-3 中列出了 AVX 公司生产的不同封装形式的陶瓷电容的参数值。

 正是由于各种电容的容值和寄生参数不同，使得电容的谐振点不同。而在高速电路的电源系统设计中，正是利用了这一点特性，采用适当的不同容值的电容和数量配比，使得去耦网络总的阻抗降低。如图 3-37 的设计实例中，是采用 470uF，2.2uF，0.22uF 及 0.022uF 电容对电源系统去耦的阻抗特性，其综合效果如图中粗线所示。通过选择不同容值的电容配比，合理利用各类去耦电容的谐振点，可以使得总的去耦网络阻抗在一个很宽的频率范围内保持较低的阻抗值。目前数字电路中典型的去耦电容为 0.1uF 的去耦电容有 5nH 的分布电感，它的谐振频率大约在 7MHz，也就是说对于 10MHz 以下的噪声有较好的去耦作用，对 40MHz 以上的噪声几乎不起作用。这也是很多工程师常犯的错误，为了简单省事，常常并列一堆 0.1μF 的电容，而忽略了不同种类电容的谐振配合效应。在本书的实例说明部分，我们可以通过具体的设计实例来说明不同类型的电容配比后的综合阻抗效应。

本节中，我们只是从概念上介绍了电容在高速电源系统中的去耦作用和使用原则。在随后的章节中，我们还会结合 Cadence 的电源完整性设计工具对 PI 的设计进行实用性讲解。

3.5.4 SSN 分析和应用

同步开关噪声 SSN 是 Simultaneously Switching Noise 的缩写，它实质上是由于功能部件的很多驱动端口进行同步状态切换而产生的一种感性噪声。

它的定义为：VSSN = N·L·dI/dt

式中，VSSN —— 同步切换噪声幅度，单位 V；
N —— 同步切换驱动器数目；
L —— 单个驱动器对地连线等效电感；
I —— 每个驱动器瞬时电流变化。

由于 SSN 和器件内部的一些物理特性相关，因此在系统级设计中，很难精确对其测量和控制。这里我们按照图 3-38 做一个定性的分析说明。

 图 3-38A 中，驱动器输出高电平时，电源向 CCap 电容充电；图 3-38B 中，当驱动器输出为低电平时，CCap 通过内部电路放电。假设，驱动器和地连线等效电感 L ESL = 1.0nH。这是一个合理的经验值，大部分 IC 器件的引脚对地等效电感基本都在这个量级。同时，假设驱动器状态转化速度为 50ps。在这段时间内，平均通过 ESL 的电流为 10mA。这样，我们可以估算出在 ESL 上造成的压降为：

V ESL = L ESL = 1.0nH × 10mA = 0.2V

这样，当有 10 个这样的驱动器，共用一个接地引线，并且按照同样的切换速度进行状态切换，那么就会有：

V SSN = N·V ESL = 10×0.2V = 2V

这相当于把地电位额外增加了 2V，如果这些驱动器的负载在这个时间内对 V CC 进行采样，必定会造成信号的误判。这个 SSN，通常也叫做地弹（Ground Bounce）噪声，SSN 对地造成地弹噪声。同样，对于器件和电源之间的连接，也一样有引线电感存在，当多个 I/O 取电时，同时要对外输出时，对于电源来讲就会造成 Voltage Drop（压降），电压对负载的瞬间供电要求会消耗在 ESL 上，而不能达到有效负载。因此，SSN 对电源和地的影响分别称为 Power Bounce 和 Ground Bounce，只是它们发生的时和等效电路的不同，但其原理是一致的。

通过对 SSN 成因的分析，我们知道，在实际设计中，SSN 是不可能彻底消除的，因为有电源引线存在就一定有 SSN。虽然不能彻底消除，但是我们希望通过各种方法尽量减少 SSN 对信号质量的影响。

1. 通过以上分析可知，SSN 是共享电源/地的多个驱动器同时进行状态转换而引起的，并且这些状态的转换是以共模方式进行的，才会在电源引线上引起 SSN，而如果这些驱动器的状态变化是差模方式，即有些驱动器从低到高，而另外一些驱动器从高到低变化，SSN 的影响就不会很明显。因此，在系统设计中，对于关键信号，比如时钟 Clock 和采样 Strobe 信号，使用差分信号形式。差分信号的一对驱动器总是以相反的状态变化，即差模变化；而差分信号接收器靠差分信号的电平差触发，并且差分信号中的差模成分在接收端会形成虚地，不会有大量电流流入真正的地回路。因此，差分信号无论是对电源还是对地，都会大大减轻了负载要求。所以，差分信号不仅对本身的信号完整性质量有很大改善，同时也有助于维护良好的电源完整性。

2. 既然 SSN 发生在共享一个电源回路的多个驱动器间，那么可以通过增加电源和地引脚的方式，来减小共享一个电源回路的驱动器个数，也就缓解多个驱动器同时动作时对电源的需求压力，从而有效减小 SSN。

3. 由于 SSN 发生在共享电源回路的驱动器之间，而这些共享电源回路的驱动器设计在芯片内部完成。因此，增大芯片的片内电容也是很有效地减小 SSN 的一种方法。增大片内电容，也就意味着增大了电源在芯片的局部储能，可以有效地改善芯片内部的电源完整性，而不会把芯片内的电源供电需求再通过外部电源回路反馈到外部连接上，也就减小了 ESL 对供电的影响。

4. 为了减小由于 I/O 驱动器产生的 SSN 对芯片内部逻辑的影响，在芯片的电源设计上，可以采用独立的 I/O 和核电源供电方式。这样不仅可以提高电源供电效率，减少芯片功耗，也可以有效防止核电源和 I/O 电源之间的相互干扰。事实上，这也正是目前很多大型芯片采用的供电模式。

5. 从系统设计角度出发，在芯片的外部，通过增加适当的去耦电容，并尽可能地靠近芯片供电管脚来改善芯片周围的电源局部完整性，是一种高效可行的方法。

6. 从 SSN 产生的原因看，I/O 驱动器瞬时对电源的需求变化，是引起 SSN 的一个重要因素。因此，如果能增大 dr，也即减缓驱动器的上升沿和下降沿时间，同样也可以有效缓解电源压力，减小 SSN。所以，在系统设计中，在满足系统整体性能需求的前提下，尽可能地使用较平缓的驱动信号，不仅可以减小信号本身的反射，提高信号质量，也可以有效抑制 SSN。

以上，从芯片内部、外部，以及驱动信号本身的时间特性各角度，对减小 SSN 的各种可能的有效方法进行了分析总结，然而，不幸的是，对于系统设计者而言，上面减小 SSN 的方法中，除了方法 5 和方法 6 之外，其他方法都是在芯片内部设计时所采用的方法，在系统级是没有办法实施的。因此当确定芯片选型后，系统设计者根本不可能有机会再对芯片内部进行任何工作。所以，只有方法 5 和方法 6，在芯片的外部，通过增加适当的去耦电容，尽可能地靠近芯片供电管脚来改善芯片周围的电源局部完整性，并尽可能地改变信号的时间特性，才是在系统设计这个级别上的可行方法。这一点，我们在后面的实例设计分析中再详细讲解。

3.6 电磁兼容性 EMC 和电磁干扰 EMI

目前，绝大多数的电子系统中，芯片的工作频率一般在几百 MHz 范围内，这些信号基频及低次谐波携带了信号的大部分能量。而这些信号的频谱和其他日常使用的电子设备频谱相互重叠，比如，数字电视信号中心频率为 506MHz，调频广播系统频谱为 80～110MHz，而更广泛使用的蜂窝电话信号的中心频率为 900MHz 和 1800MHz。这些频谱重叠的信号会相互造成干扰，对于某种电子系统而言，必须把不相关的信号能量控制在一个可接受的程度范围，才能保证本系统的正常工作。因此，如果对某频率内的电磁信号不加以合理的控制和使用，将是所有工作在相同频谱范围内电器的灾难。

为使各种工作于相同频谱范围内的电器能够安全工作，而不相互干扰，需要各种电器系统遵守一个公共的准则。电磁兼容性 EMC（ElectroMagnetic Compatibility）准则，是美国联邦通信委员会（FCC：Federal Communication Commission）制定的一个公共标准，是指电子设备在各种电磁环境中仍能够协调、有效地进行工作的能力。电磁兼容性设计的目的是使电子设备既能抑制各种外来的干扰，使电子设备在特定的电磁环境中正常工作，同时又能减少由于设备本身对其他电子设备的电磁干扰。

EMC 的问题来源于电子系统内部，所有电器和电子设备工作时都会有间歇或连续性电电流变化，这样会导致在特定的频带内产生电磁能量，而相应的电路则会将这种能量发射到周围的环境中。同时，随着系统工作频率的提高（电压和电流变化速率加快），EMC 的问题只会越来越严重。

与 EMC 经常同时提及的一个名词是电磁干扰 EMI（Electromagnetic Interference），它是指一个电气系统由于对 EMC 问题处理不好而引起的电磁辐射干扰问题。

理论上，产生 EMI 问题，只有两种途径：传导（Conduction）和辐射（Radiation），信号传导是指信号能量离开受限范围，通过耦合方式，进入另外一个不相关区域或者系统，对该部分电路进行干扰。而信号辐射是指信号能量通过本区域导体上的缝隙、开孔或其他缺口，以电磁辐射的方式泄漏出去，被不相关区域或者系统的天线所接收，引入到该电路中，对其造成干扰。因此，进行 EMC 设计时，要从产生 EMI 的这两个方面进行考虑，从而抑制或者减小 EMI，达到理想的设计效果。

事实上，在前几节内容中我们所讲到的，关于信号完整性的一些问题，反射、串扰、电源完整性及 SSN，都是针对 EMI 问题的传导部分进行分析和优化，对于以上各种优化信号完整性问题的方法和途径，同样适用于解决系统 EMI 问题。

明显，如果一个系统本身就不具备良好的信号完整性，那么当发现系统中存在 EMI 问题时，已经是各种各样的信号完整性问题纠结在一起的综合结果，很难再回头去定位 EMI 问题究竟出在哪里。因此，从系统设计一开始，就要从控制单个传输线的阻抗特性、减少信号的反射、多传输线耦合串扰控制、局部和全局的电源完整性、SSN 等诸多设计因素中，逐级优化，最终达到整个系统的 EMC 设计优化结果。只有这样，才能在发现系统 EMI 问题后，有的放矢，很快对问题定位，并按照层次化的设计原则改正问题，重新验证。这才是工程化并且科学化的工作方法和流程，这也是为什么我们在前面用了如此多的篇幅来讨论信号完整性问题的原因。

对于 EMI 中由于辐射所引起的问题，我们主要采用三种措施：屏蔽、滤波和接地。这三种方法虽然有着独立的作用，但是相互之间是有关联的，良好的接地可以降低设备对屏蔽和滤波的要求，而良好的屏蔽也可以使滤波器的要求低一些。通常做适当的屏蔽是一种有效而简单可行的方式，屏蔽能够有效抑制通过空间传播的电磁干扰，采用屏蔽的目的有两个，一个是限制内部的辐射电磁能量外泄出控制区域，另一个就是防止外来的辐射电磁能量进入内部控制区域。

很多 EMI 抑制都采用屏蔽的方式来实现，通过屏蔽、过滤或接地等方式将干扰产生电路隔离及增强敏感电路的抗干扰能力等。在高频 EMI 情况下，采用薄层金属外壳可达到良好的屏蔽效果，但条件是金属外壳的屏蔽必须连续，并将电路中敏感部分完全遮盖住，没有缝隙或缺口。然而在实际中要制造一个无缝隙和缺口的屏蔽罩几乎是不可能的，如果屏蔽罩要分成多个部分制作，就会有接合缝隙。另外，通常还得在屏蔽罩上开孔以便安装或装配其他组件。因此，设计屏蔽罩的困难在于制造过程中不可避免会产生孔隙，从而降低了屏蔽性能。尽管沟槽和缝隙不可避免，然而，我们知道，高频电磁波在通过特定形状的沟槽和缝隙时，会造成一定程度的衰减，而衰减的程度与电磁波的波长和缝隙形状相关。因此，仔细设计屏蔽罩的形状和缝隙开孔尺寸，利用高频电磁波的波导传输特性，还是能够取得很好的屏蔽效果。

本书着眼于从优化信号完整性本身开始，侧重于如何通过良好的正向设计来控制一个高速系统的 EMI，取得良好的 EMC 效果。对于更加专业的 EMC/EMI 设计，是更加系统化的问题，涉及范围比较广，包括结构尺寸、电源引入、器件和材料的选型、硬件结构和 PCB 设计等方面，并且有明确的设计准则、成熟的测试流程和检验标准，是一个专门的领域，已经超出了本书涵盖的内容，对 EMC/EMI 设计感兴趣的读者，可参阅相关书籍和行业规范。

3.7 影响信号完整性的其他因素

我们知道，在波的传输过程中遇到障碍物时（所谓障碍，不一定是指外在的可见形式的障碍物，它通常是通指使得电磁波的传输特性被迫发生改变的因素），信号频率比较低时，传输线电气长度比起波长来讲微不足道，可以作为等势导体，无须阻抗匹配；当信号速度提高，互连线电气长度和波长可比时，存在波峰波谷电势差，这样传输线上就会有反射，造成瞬态电压累计变化，影响信号列完。在现代电子系统中，用于传输高速信号的互连介质基本有三种类
1. Die-to-Package 之间互连，布线长度约 <4cm；
2. Chip-to-Chip 互连，布线长度约在 4cm～20cm 之间；
3. Board-to-Board 互连，布线长度约在 20cm～40cm 之间。

所有以上三类互连介质的长度，全部都在微波范围内。因此，当微波信号在这些介质上进行传输时，如果遇到障碍，即阻抗不连续的非均匀传输介质，将使得微波信号传输特性发生改变，产生反射及辐射。尤其是当传输介质长度为 1/4 波长的整数倍时，甚至可能产生高频信号的天线效应。因此，在研究信号完整性时，对于关键信号，除了要仔细调整拓扑结构和匹配机制用来消除反射外，还应该根据信号的频率，调整传输线长度，避免其位于 1/4 波长的整数倍位置，这对于控制 EMI 尤其重要。

虽然理论上是这样的，但是由于应用及实际情况的限制，我们不可能对所有信号都做长度规避设计，可能也是因为这个原因，在 Cadence 的高速设计系统中没有考虑这个设计要求。但是对于 EMI 要求严格的设计，SI 工程师一定要对这个设计规则加以重视，在确定关键信号频率之后手动调整传输线长度，以达到最优效果。

3.8 小结

本章首先从作者自身的实践和体会出发，提出了什么是信号完整性问题，结合前章对信号完整性问题的分类方法，详细讨论了这四类信号完整性问题之间的关系，然后从理论和工程相结合的角度，对每种信号完整性问题进行了详细的分析和讨论，总结了优化设计的方法及其适用范围。在本章的讨论中，作者反复强调对四类信号完整性问题之间逐次递进的关系和逐级依赖的处理顺序是做好一个系统的方法学问题，切不可孤立地看待每一类问题设计和优化方法。

下一章，将介绍 Cadence 高速系统设计工具及其设计流程，使读者在着手使用 Cadence 工具进行具体设计之前，先对整体的设计流程和工具的使用，以及各流程之间和工具之间的衔接关系有个总体的了解，从总体上理解和掌握 Cadence 工具的使用方法。