FPGA基础 -- Verilog语言要素之标识符
一、什么是标识符（Identifier）
在 Verilog 中，标识符是用户定义的名字，用于标识模块、变量、端口、函数、任务、参数、宏定义等各种语言要素。
就像 C 语言的变量名、函数名一样，Verilog 中的标识符为 HDL 代码提供了可读性与结构组织的能力。
二、Verilog 标识符的定义规则（IEEE Std 1364/1800）
1. 普通标识符（不带转义字符）
- 必须以字母（a
z, AZ）或下划线_开头 - 后续字符可以是字母、数字、下划线
- 不能包含空格、特殊符号（如
+、-、$、#等） - 大小写敏感，
Data与data是不同标识符
✅ 合法示例：
counter
_Data
temp123
❌ 非法示例：
1data // 以数字开头
data-out // 包含非法字符 '-'
data out // 包含空格
2. 转义标识符（Escaped Identifier）
若用户希望使用特殊字符（如 -、空格、保留字等）作为名字，可以使用反斜杠 \ 开头，空格或换行符结束。
\reset-mode // 合法
\for // 合法，即使 'for' 是关键字
\State // 空格结束（Verilog 解析时认为 \State<space> 是完整标识符）
注意：
- 转义标识符本质上是字符串，与普通标识符区分开来
- 实际工具支持程度依赖具体仿真器、合成器，一般不推荐使用
3. 特殊用途的标识符
| 类型 | 示例 | 用途说明 |
|---|---|---|
| 模块名 | module adder; | 模块定义 |
| 端口名 | input clk; | 信号接口命名 |
| 变量名 | reg [7:0] data; | 数据寄存器 |
| 参数 | parameter WIDTH = 8; | 可配置参数 |
| 宏定义 | `define SIZE 16 | 宏名 |
| 函数/任务名 | function [3:0] encode; | 子程序 |
三、命名规范建议（工程实践）
为了提高工程可维护性与团队协作效率，推荐遵循如下命名习惯：
| 项目 | 命名建议 |
|---|---|
| 模块名 | 全小写，功能清晰，如 uart_tx |
| 寄存器 | reg_ 前缀，如 reg_status |
| 线网（wire） | w_ 前缀，如 w_valid |
| 输入端口 | i_ 前缀，如 i_clk, i_reset |
| 输出端口 | o_ 前缀，如 o_data |
| 状态机状态 | STATE_IDLE, STATE_READ（全大写） |
| 宏定义 | `DATA_WIDTH，全部大写 |
| 参数 | PARAM_DEPTH, PARAM_WIDTH |
四、与关键字的区别
Verilog 语言有一套保留字和关键字，例如 module、always、if、begin、end 等，不能直接作为普通标识符使用。
但是，可以使用**转义方式 \module （注意空格）**作为标识符，但这通常是不推荐的编码风格。
五、实用技巧
1. 变量与端口重名
Verilog 允许如下写法（尽管不推荐）：
module example(input clk, output clk); // 合法，但极易混淆
建议避免变量与端口重名，尤其在多模块交互与层级例化时。
2. 结合 generate 与 genvar 使用命名
genvar i;
generatefor (i = 0; i < 4; i = i + 1) begin : gen_blkwire [7:0] data;end
endgenerate
此处 gen_blk 是命名块（Named generate block），可在实例化层次中通过 gen_blk[0].data 访问。
总结：Verilog 标识符小结表
| 属性 | 普通标识符 | 转义标识符 |
|---|---|---|
| 开头 | 字母/下划线 | \ 开头 |
| 组成 | 字母、数字、下划线 | 任意字符（直到空格） |
| 是否推荐 | ✅ 是 | ⚠️ 不推荐 |
| 是否区分大小写 | ✅ 是 | ✅ 是 |
| 可否与关键字重复 | ❌ 否 | ✅ 可以 |