SAR ADC 异步逻辑设计

SAR ADC的逻辑是重要的一个模块，可以分为同步逻辑和异步逻辑，对于低速SAR ADC，一般采用同步逻辑，对于高速SAR ADC，一般采用异步逻辑。

这里讲一下异步逻辑的设计，异步逻辑一般不需要外部时钟（当然也有外部时钟的），因为异步SAR 工作在高速，如果需要外部输入，通常需要上Ghz的时钟，功耗往往会很大。所以需要内部自主产生需要的时钟是最合适的。什么电路会自主产生时钟呢，答案是振荡器。通过比较器和异步逻辑电路结合，内部形成一个振荡器的结构，自主产生时钟供异步SAR使用。

网上看到《SAR ADC系列23：SAR逻辑（同步SAR逻辑 & 异步SAR逻辑）》这篇文章，具体把异步SAR的运行逻辑说明白了，大家可以通过https://blog.csdn.net/qq_41545745/article/details/130086360这个网址去点击查看。项目中看到的异步逻辑跟文中说的差不多。主要差别可能就在时序优化上面。我们在减小环路延时加快比较周期，让异步SAR能跑到更高的频率的同时，也要保证CDAC有足够的建立时间，这就需要比较器的输出尽可能快的到达CDAC的开关控制端，留出更多的时间给DAC建立。可以通过提升即时锁存能力，让比较器结果马上锁住，用Latch代替DFF的方式，Latch的延时比DFF小或者采用TSPC DFF，延时会小很多。

异步逻辑还会出现转换完不成的情况，因为输入的比较信号，每次都不一样，如果输入信号幅度大，则比较器延时短，如果输入信号幅度小，比较器延时长，异步逻辑一定要比较出结果后，才会进行下一个比较，所以存在转换完不成的情况。