verilog循环仿真

        虽然在verilog描述功能时循环要限制使用，但是在tb时这些限制不再需要管，可以在tb时随意使用for循环语句。除了for之外，还有许多循环语句。

        while

while( <condition> )
begin<statements>;
end

        forever

forever
begin<statements>;
end

 这个循环不会退出循环阶段

        repeat

repeat( <value> )
begin<statements>;
end

<value>表示循环次数

        跳出循环

initial
beginforeverbegin:    clock_loop#50    clk    =    1'b0    ;#50    clk    =    1'b1    ;end
endalways@( posedgequit )
begindisable    clock_loop    ;
end