D触发器实现2分频verilog及电路

使用D触发器完成2分频电路即通过时钟的上升沿或下降沿到来时进行翻转得到，信号的两个状态所占时间长度相同，因此它的输出时钟的占空比为50%。

D触发器实现2分频的电路图如下所示：

通过将D触发器2分频电路级联，可实现输入时钟的2N倍分频，其中N为D触发器2分频电路级联的个数。（注：不管输入时钟的占空比是多少，输出占空比均为50%）

代码如下（示例）：

module div2 (clk, rst_n, div_clk);
input    clk;
input    rst_n;
output    reg   div_clk; 
always@(posedge clk or negedge rst_n)
beginif(!rst_n)     div_clk <= 1'b0;elsediv_clk <= ~div_clk;
end
endmodule

功能仿真波形：